1. Pengenalan
Dalam era pasca-Moore, sains dan teknologi litar bersepadu akan berkembang dalam tiga arah: "Lebih Moore", "Lebih daripada Moore", dan "Melebihi CMOS" [1], [2]. Tanpa mengira arah yang diusahakan, menilai prestasi proses litar bersepadu (IC) menjadi semakin penting lagi mencabar [3]-[5]. Pertama, berkenaan dengan "More Moore", apabila teknologi CMOS menghampiri had fizikal dan kejuruteraannya, prestasi proses menyimpang daripada jangkaan disebabkan oleh variasi proses [6], [7], dan peningkatan kesan fizikal berkaitan peranti menjadikan penilaian prestasi proses sangat rumit. . Kedua, mengambil integrasi 3D monolitik dalam arah "Lebih daripada Moore" sebagai contoh, penilaian komprehensif prestasi elektrik untuk setiap proses lapisan adalah perlu untuk memaksimumkan padanan prestasi proses antara lapisan atas dan bawah [8]-[11]. Akhir sekali, apabila ia berkaitan dengan FET tiub nano karbon atau proses FET saluran bahan dua dimensi (2D) dalam bidang "Beyond CMOS", menilai sifat elektrik untuk proses peranti baru juga menjadi sangat kompleks dan tidak terkawal [12]-[14]. Secara keseluruhannya, penilaian yang komprehensif dan objektif terhadap prestasi proses mempunyai kepentingan yang besar untuk pereka litar, pembangun proses dan arkitek produk elektronik.
Akibatnya, banyak pasukan penyelidik telah menjalankan penyelidikan yang meluas dalam menilai kedua-dua proses dan prestasi peranti. Contoh yang paling ketara ialah ITRS atau Pelan Hala Tuju Antarabangsa untuk Peranti dan Sistem (IRDS), yang secara berterusan menerbitkan peta jalan dengan mengkaji arah aliran dalam proses. Walau bagaimanapun, ITRS atau IRDS direka dan bertujuan untuk penilaian teknologi makroskopik sahaja dan tanpa mengambil kira sebarang proses tertentu. Berdasarkan seni bina pemproses yang berbeza, rujukan [8]-[11], [15]-[17] telah menyiasat penilaian prestasi PPA proses. Kelebihan pendekatan ini ialah ia membenarkan penilaian peringkat sistem bagi proses tersebut, tetapi kelemahan utama ialah mereka bentuk keseluruhan pemproses boleh memakan masa yang sangat lama dan hasilnya mungkin berbeza dengan ketara merentas seni bina pemproses yang berbeza. Sebaliknya, rujukan [12]-[14], [18] mencadangkan kaedah penilaian untuk prestasi PPA proses berdasarkan analisis tahap peranti. Kaedah ini sangat berharga untuk pembangun proses dan peranti, tetapi bagi pereka IC, terdapat masalah "hilang hutan untuk pokok", dan ia tidak dapat menangkap gelagat peranti penyambung laluan data yang dimuatkan wayar.
Dalam kajian ini, kami mencadangkan kaedah yang seimbang untuk menilai secara menyeluruh prestasi elektrik proses CMOS merentas pelbagai nod teknologi dengan mereka bentuk satu set litar penanda aras berskala sederhana. Kaedah ini menawarkan kecekapan dan kesejagatan yang lebih tinggi berbanding dengan menilai pada peringkat pemproses sambil turut mempertimbangkan pengaruh antara sambungan pada litar tidak seperti penilaian peringkat peranti. Berdasarkan analisis eksperimen dan teori, penilaian PPA bagi siri proses sebenar yang sama merentasi nod 180 nm-28 nm selesai buat kali pertama, memberikan nilai rujukan praktikal yang tidak ternilai untuk kedua-dua pereka bentuk dan pembangun peranti proses. Baki kertas kerja ini disusun seperti berikut: Bahagian 2 menyediakan maklumat latar belakang tentang penilaian proses; Bahagian 3 menerangkan butiran reka bentuk dan pelaksanaan bagi litar Pengayun Cincin (RO) penanda aras kami; Dalam Mazhab. 4, kami menganalisis dan membincangkan keputusan penilaian PPA merentas pelbagai nod teknologi; Akhirnya, dalam Sekt. 5 kami membuat kesimpulan yang sah berdasarkan penemuan kami.
2. Latar belakang
Sebelum melengkapkan seni bina produk IC, pereka bentuk mesti menilai dengan teliti semua proses yang berpotensi dan mempertimbangkan pilihan proses [19]. Untuk memahami sepenuhnya ciri prestasi proses, pereka bentuk perlu mempelajari pengetahuan yang luas tentang data proses dan fail teknologi. Apabila teknologi semakin berkurangan, pereka IC berhadapan dengan peningkatan yang didokumenkan dalam kebolehubahan pembuatan [20], model rempah ratus dan kerumitan peraturan reka bentuk, dsb. Cabaran ini menjadi lebih memakan masa untuk pereka bentuk untuk mengatasi dalam nod lanjutan [21]-[23] .
2.1 Penskalaan teknologi
Untuk penskalaan teknologi, set perwakilan parameter penskalaan tersedia secara umum daripada ITRS 2010, dengan faktor penskalaan saiz ciri sebanyak 0.7x, yang membawa kepada faktor penskalaan kawasan sebanyak 0.5x. Parameter penskalaan utama [17] dari satu nod teknologi ke nod seterusnya adalah seperti Jadual I. Jelas sekali, model berasaskan ITRS menganggap faktor penskalaan yang sama untuk setiap nod teknologi, manakala kekerapan cip kekal malar.
2.2 Penskalaan PPA
Prestasi litar biasanya secara langsung sepadan dengan kuasa, prestasi, dan kawasan (PPA) [20]. Pembangunan produk IC menentukan keperluan untuk penskalaan More Moore untuk membawa nilai PPA untuk penskalaan nod-ke-nod (setiap 2-3 tahun) [5], [24]:
- (P) prestasi: \(> 25\)\(-35\)% lebih frekuensi pada kuasa malar
- (Kuasa: \(> 50\)% kurang tenaga pada prestasi tertentu
- (A)rea: \(>50\)% kurang kawasan untuk fungsi logik yang sama.
2.3 Pengiraan PPA
Untuk kelewatan dan pengiraan kuasa, seperti dalam Pers. (2) dan Pers. (3), arus berkesan Ieff yang dicadangkan dalam [25] dan [26] adalah lebih tepat dan harus digunakan dalam amalan. Namun, kami memilih sayaon untuk pengiraan kelewatan untuk tujuan ilustrasi kerana ia lebih mudah dan mempunyai hubungan yang lebih langsung dengan keluk IV [18], [27]. Dalam litar logik pelengkap, kedalaman logik LD dan faktor aktiviti purata \(\alpha\) adalah dua parameter reka bentuk utama untuk mengabstrak operasi litar [16]. LD ialah kedalaman Logik, iaitu bilangan get logik yang diperlukan oleh isyarat untuk bergerak dalam laluan kritikal dalam satu kitaran jam; \(\alpha\) ialah kebarangkalian purata get untuk bertukar semasa satu kitaran jam; FO ialah kipas keluar. Pstat dan Pdyn ialah penggunaan kuasa statik akibat kebocoran dan penggunaan kuasa dinamik untuk pensuisan aktif, masing-masing. Cgc, Coleh, Cwayar, dan Ckepada ialah kapasitans intrinsik, kapasitans parasit termasuk kedua-dua bahagian sumber dan longkang, kapasitans pendawaian, dan jumlah kapasitans beban, masing-masing.
\[\begin{equation*} \rm C_{\text{tot}} = C_{\text{device}} + C_{\text{wire}} = FO (C_{\text{gc}} + C_{\text{par}}) + C_{\text{wire}} \tag{1} \end{equation*}\] |
\[\begin{equation*} \rm T_{\text{delay}} = LD \cdot C_{\text{tot}} \cdot Vdd / I_{\text{on}} \tag{2} \end{equation*}\] |
\[\begin{equation*} \rm P_{\text{tot}} = P_{\text{dyn}} + P_{\text{stat}} = I_{\text{leak}} \cdot V_{\text{dd}} + \alpha \cdot C \cdot {V_{\text{dd}}}^2 \cdot f \tag{3} \end{equation*}\] |
Ketumpatan transistor dan ketumpatan get digunakan untuk menilai ciri kawasan teknologi CMOS. Ketumpatan transistor ditakrifkan sebagai 60% berwajaran dengan sel NAND (4 transistor) dan 40% dengan sel flip-flop yang diimbas (36 transistor). Ketumpatan pintu ditakrifkan sebagai bilangan sel NAND bagi setiap luas milimeter persegi. Formula pengiraan untuk kedua-duanya ditunjukkan dalam Pers. (4) dan Pers. (5).
\[\begin{equation*} \begin{array}{@{}l@{}} \displaystyle \text{Transistor density}=0.6 \times \frac{\text{NAND2 Tran Count}}{\text{NAND2 CELL Area}} \\ \displaystyle \hphantom{\text{Transistor density}=} +0.4 \times \frac{\text{SDFFSQ Tran Count}}{\text{SDFFSQ CELL Area}} \end{array} \tag{4} \end{equation*}\] |
\[\begin{equation*} \text{Gate density}=\frac{\text{1$\,$mm$^2$}}{\text{NAND2 CELL Area}} \tag{5} \end{equation*}\] |
3. Reka bentuk litar penanda aras
Dalam makalah ini, kami membentangkan kaedah yang boleh menilai dengan pantas prestasi elektrik Proses CMOS 180 nm-28 nm. Kaedah yang dicadangkan adalah berdasarkan litar RO yang sangat sensitif kepada proses dan variasi PVT [28]-[31]. Pada mulanya, struktur khas litar RO telah direka untuk menilai prestasi proses. Selepas itu, satu siri litar penanda aras RO telah dibina menggunakan kaedah pengurangan skala penuh berdasarkan nod teknologi 180 nm-28 nm.
3.1 Reka bentuk dan pelaksanaan litar RO
Kami memulakan kajian kami dengan membina litar pengayun cincin berdasarkan nod teknologi 180 nm. Seni bina asas litar RO yang ditunjukkan dalam Rajah 1(a) telah digunakan untuk penyelidikan kami. Badan litar RO dibina dengan rantai penyongsang seimbang 15 peringkat, dan kawalan membolehkan disediakan oleh get NAND dengan dua pin input. Kelewatan untuk kedua-dua tepi meningkat dan menurun adalah sama pada semua penyongsang keseimbangan. Rantaian penyongsang boleh terdiri daripada sebarang nombor ganjil antara 3 dan 999, manakala setiap penyongsang peringkat mempunyai keupayaan untuk memacu berbilang penyongsang. Dalam percubaan ini, kami menggunakan pengayun gelang 15 peringkat, di mana setiap peringkat penyongsang mempunyai beban kipas keluar sebanyak 4. Konfigurasi ini dipilih berdasarkan amalan reka bentuk System-on-Chip (SoC) yang ditetapkan untuk memastikan penanda aras kami litar lebih relevan dengan reka bentuk litar bersepadu berskala besar (VLSI). Rajah 1(b) dan (c) masing-masing menunjukkan keputusan bentuk gelombang simulasi dan susun atur litar RO 15 peringkat yang dilaksanakan pada 180 nm. Spectre Cadence digunakan untuk mensimulasikan litar RO, manakala reka bentuk susun atur RO dilakukan menggunakan Cadence Virtuoso. Selain itu, pengesahan fizikal susun atur RO telah dijalankan menggunakan Siemens Caliber.
3.2 Pelaksanaan satu set litar penanda aras
Satu set litar RO penanda aras direka menggunakan kaedah pengurangan skala penuh mengikut ITRS daripada nod separuh pic 180-nm kepada nod 28 nm. Untuk memastikan penilaian saksama prestasi elektrik merentas pelbagai proses, panjang saluran peranti CMOS dalam litar RO telah direka bentuk menggunakan saiz ciri pada setiap nod teknologi (180 nm, 130 nm, 90 nm, 65 nm, 40 nm dan 28 nm) , dan prinsip reka bentuk untuk lebar saluran peranti CMOS adalah untuk memastikan ketinggian susun atur sel INV dan NAND ialah 9 trek. Dimensi fizikal peranti CMOS dalam litar RO untuk kesemua enam proses dipaparkan dalam Jadual II. Pada nod teknologi yang sama, terdapat banyak siri proses untuk aplikasi cip yang berbeza. Mengambil contoh nod teknologi 28 nm, terdapat 28LP, 28HKMG, 28HPL, 28 FDSOI, dsb. Untuk percubaan kami, kami memilih data proses tergolong dalam siri yang dipanggil Kebocoran Rendah (LL) standard merentasi 180 nm hingga 28 nm nod teknologi. Jadual II juga menyediakan maklumat tentang voltan bekalan DC dan lebar logam rel bekalan yang digunakan dalam eksperimen kami untuk enam proses ini.
4. Hasil eksperimen dan perbincangan
4.1 Analisis keputusan masa
Untuk menyiasat ciri pemasaan enam proses, simulasi rempah yang meluas telah dijalankan untuk litar RO di bawah pelbagai keadaan proses dan berbilang penjuru. Rajah 2 menggambarkan tempoh berayun dan kekerapan litar RO di sudut biasa. Dapat diperhatikan bahawa terdapat korelasi songsang antara frekuensi berayun dan tempoh. Tempoh berayun mewakili jumlah kelewatan perambatan rantai penyongsang 15 peringkat, yang merangkumi kelewatan intrinsik, kelewatan bergantung beban dan komponen kelewatan bergantung pembunuh masukan. Formula pengiraan dipermudahkan ditunjukkan dalam Pers. (1) dan Pers. (2). Seperti yang digambarkan oleh lengkung dalam Rajah 2, apabila teknologi mengecil, tempoh ayunan berkurangan manakala frekuensi meningkat. Untuk memastikan perbandingan saksama antara proses, kami mengira purata peratusan peningkatan kekerapan untuk kesemua enam proses menggunakan kaedah ternormal. Ini dilakukan dengan membahagikan kekerapan proses 28 nm dengan proses 180 nm dan kemudian mengambil punca kelimanya (kerana terdapat lima generasi teknikal antara 180 nm dan 28 nm). Keputusan menunjukkan bahawa proses generasi seterusnya kami telah mencapai peningkatan prestasi purata sebanyak 57% berbanding generasi sebelumnya, jauh melebihi 30% yang diramalkan melalui rujukan [5], [24]. Berdasarkan purata peningkatan kekerapan (57%) ini, kami memplot lengkung frekuensi yang dijangkakan seperti yang ditunjukkan oleh garis putus-putus dalam Rajah 2. Jelaslah bahawa kekerapan proses 65 nm dan 40 nm jatuh di bawah jangkaan, manakala semua yang lain proses berprestasi selaras dengan jangkaan atau lebih baik dalam foundry ini.
Rajah 2 Tempoh ayunan dan kekerapan litar RO. Tempoh diekstrak daripada hasil simulasi tahap transistor menggunakan model rempah peranti CMOS sebenar. |
Kepekaan prestasi litar kepada perubahan dalam proses, voltan bekalan dan suhu (PVT) semakin meningkat. Jadual III menunjukkan tetapan proses, voltan dan suhu dalam simulasi berbilang penjuru. Kekerapan ayunan hasil simulasi untuk litar RO di bawah lapan penjuru PVT merentasi semua enam proses digambarkan dalam Rajah 3. Nod teknologi canggih mempamerkan ciri pemasaan yang lebih unggul. Melalui perbandingan menegak frekuensi antara sudut PVT yang berbeza pada nod teknikal yang sama, prestasi sudut PVT berperingkat dari tinggi ke rendah seperti berikut: FF-40, FF0, FF125, TT25, TT85, SS-40, SS0, SS125. Kekerapan sudut terpantas (BCF) adalah lebih daripada dua kali lebih pantas berbanding dengan frekuensi sudut paling perlahan (WCS). Selain itu, perlu diperhatikan bahawa prestasi pemasaan nod teknikal 40 nm dan ke bawah di sudut SS-40 adalah lebih teruk daripada SS125. Fenomena ini dikenali sebagai kesan Penyongsangan Suhu, yang disebabkan oleh penurunan voltan bekalan kuasa di bawah nod 40 nm, mengakibatkan perubahan berat kesan mobiliti dan voltan ambang pada prestasi peranti apabila suhu meningkat.
4.2 Analisis pelesapan kuasa
Untuk menganalisis pelesapan kuasa merentasi pelbagai nod teknologi, simulasi tahap transistor telah dijalankan pada litar RO untuk menilai pelesapan kuasa pada enam proses. Lengkung kuasa yang digambarkan dalam Rajah 4 menunjukkan bahawa litar RO pada nod lanjutan mempamerkan pelesapan kuasa yang kurang dan menyokong frekuensi yang lebih tinggi. Formula pengiraan pelesapan kuasa ditunjukkan dalam Pers. (3). Produk kelewatan kuasa (PDP) biasanya digunakan sebagai metrik untuk menilai kualiti litar [32], [33]. PDP yang lebih kecil menandakan prestasi cekap tenaga yang unggul. Untuk mempersembahkan ciri pemasaan dan kuasa dengan lebih berkesan untuk enam proses ini, carta lajur yang menggambarkan PDP (Tempoh Kuasa) litar RO telah dicipta dalam Rajah 4. Carta lajur ini jelas menunjukkan bahawa PDP teknologi canggih telah dikurangkan sebanyak lebih 20% berbanding nod teknologi sebelumnya, menunjukkan kualiti kecekapan tenaga yang lebih baik. Apabila digabungkan dengan analisis keluk kuasa, ia menjadi jelas bahawa kualiti tenaga untuk proses 65 nm adalah suboptimum, menonjolkan ruang penting untuk penambahbaikan dari segi pelesapan kuasanya.
4.3 Analisis kawasan susun atur
Untuk membandingkan dan menganalisis secara menegak ciri kawasan nod teknologi yang berbeza, kami telah melengkapkan susun atur litar INV, NAND2, SDFFSQ dan RO pada enam proses seperti yang digambarkan dalam Rajah 5. Untuk memudahkan perbandingan komprehensif antara proses ini, kami telah membentangkan carta lajur dengan plot garisan dalam Rajah 6. Carta lajur mewakili kawasan susun atur RO manakala garis lengkung menggambarkan segi empat sama saiz ciri pada setiap proses. Daripada Rajah 6, adalah jelas bahawa terdapat pengurangan yang sepadan dalam kawasan susun atur RO apabila proses berskala ke bawah, dan wujud aliran yang konsisten antara kawasan susun atur RO dan segi empat sama saiz ciri merentas kesemua enam proses. Terutama, pada nod proses 90 nm, persilangan antara garis lengkung dan carta lajur berlaku menunjukkan ciri kawasan yang agak rendah berbanding proses lain. Dalam erti kata lain, potensi besar untuk menambah baik peraturan reka bentuk khusus untuk proses 90 nm faundri ini boleh diperhatikan.
Rajah 5 Susun atur litar penanda aras. (a) Susun atur litar ROC pada proses 180 nm-28 nm, (b) susun atur sel INV, NAND2 dan SDFFSQ pada 180 nm |
Jadual IV membentangkan maklumat terperinci tentang ciri-ciri kawasan untuk susun atur litar RO, ketumpatan get dan ketumpatan transistor merentas kesemua enam proses, masing-masing. Rajah 5(b) menggambarkan saiz sel NAND dan sel SDFFQ, dan formula pengiraan ditunjukkan dalam Pers. (4) dan Pers. (5). Nisbah pengurangan (Nisbah Merah) dan nisbah peningkatan ketumpatan (Nisbah INC) mencadangkan bahawa ciri kawasan proses 28 nm tidak sesuai kerana dimensi kritikal yang lebih kecil memerlukan peraturan reka bentuk DFM yang lebih kompleks, yang mengakibatkan peningkatan kawasan susun atur yang diduduki. Trend ini yang menjadi lebih ketara di bawah nod proses 28 nm.
Jadual IV Ciri kawasan susun atur litar RO, ketumpatan get dan ketumpatan transistor pada enam nod teknologi. |
Jadual V menunjukkan keputusan penilaian PPA bagi proses 180 nm-28 nm berbanding trend penskalaan PPA yang dirumuskan oleh IRDS dan ITRS. Ia boleh dilihat bahawa ciri-ciri elektrik proses sebenar menyimpang daripada trend, jadi pereka perlu menjalankan penilaian yang komprehensif sebelum memilih proses.
5. Kesimpulan
Dalam kerja ini, kami membentangkan metodologi universal baharu yang mudah untuk menilai ciri PPA secara saksama merentas pelbagai proses CMOS logik. Daripada eksperimen kami, kesimpulan yang boleh dipercayai berikut boleh dibuat untuk membimbing metrik reka bentuk: 1) Proses saiz ciri yang lebih kecil memberikan ciri pemasaan yang lebih baik. Nilai masa peralihan di sudut BCF hanya separuh daripada sudut WCS. Turun ke nod teknologi 40 nm dan ke bawah, prestasi SS-40oC lebih teruk daripada SS125oC. 2) Untuk litar RO penanda aras, nod lanjutan menghilangkan kuasa yang lebih sedikit dan menyokong frekuensi yang lebih tinggi. 3) Ciri kawasan proses yang berkelakuan dalam arah aliran yang sama dengan saiz ciri segi empat sama proses. Proses dengan 28 nm dan ke bawah memerlukan peraturan reka bentuk DFM yang lebih kompleks untuk memenuhi keperluan litografi, yang membawa kepada penurunan kecekapan penggunaan kawasan. Kesimpulan ini mewujudkan penanda aras prestasi untuk proses CMOS dan menyediakan penyelidik IC dengan cerapan berharga untuk nod teknologi canggih.
Penghargaan
Penulis mengucapkan terima kasih atas pembiayaan daripada Program Penyelidikan Keutamaan Strategik Akademi Sains Cina, Geran (No.XDA0330401) dan Pasukan Antara Disiplin Belia CAS (JCTD-2022-07).
Rujukan
[1] International Roadmap for Devices and Systems: IEEE IRDS™ (2022 Edition) (2022) https://irds.ieee.org/editions/2022
URL
[2] H.N. Khan, et al.: “Science and research policy at the end of Moore’s law,” Nature Electronics 1 (2018) 14 (DOI: 10.1038/s41928-017-0005-9).
CrossRef
[3] R. Chau, et al.: “Benchmarking nanotechnology for high-performance and low-power logic transistor applications,” IEEE Trans Nanotechnol. 4 (2005) 153 (DOI: 10.1109/TNANO.2004.842073).
CrossRef
[4] X. Jiang, et al.: “New assessment methodology based on energy-delay-yield cooptimization for nanoscale CMOS technology,” IEEE Trans. Electron Devices 62 (2015) 1746 (DOI: 10.1109/TED.2015.2396575).
CrossRef
[5] M. Badaroglu and J. Xu: “Interconnect-aware device targeting from PPA perspective,” IEEE/ACM International Conference on Computer-Aided Design (ICCAD) (2016) 1 (DOI: 10.1145/2966986.2980068).
CrossRef
[6] K.J. Kuhn, et al.: “Process technology variation,” IEEE Trans. Electron Devices 58 (2011) 2197 (DOI: 10.1109/TED.2011.2121913).
CrossRef
[7] G.E. Moore: “No exponential is forever: but “Forever” can be delayed!,” IEEE International Solid-State Circuits Conference (ISSCC) 1 (2003) 20 (DOI: 10.1109/ISSCC.2003.1234194).
CrossRef
[8] D.K. Nayak, et al.: “Power, performance, and cost comparisons of monolithic 3D ICs and TSV-based 3D ICs,” IEEE Soi-3D-Subthreshold Microelectronics Technology Unified Conference (2015) (DOI: 10.1109/S3S.2015.7333538).
CrossRef
[9] K. Chang, et al.: “Match-making for monolithic 3D IC: finding the right technology node,” IEEE 53nd Design Automation Conference (DAC) (2016) 1 (DOI: 10.1145/2897937.2898043).
CrossRef
[10] K. Chang, et al.: “Power benefit study of monolithic 3D IC at the 7 nm technology node,” IEEE/ACM International Symposium on Low Power Electronics and Design (ISLPED) (2015) 201 (DOI: 10.1109/ISLPED.2015.7273514).
CrossRef
[11] K. Acharya, et al.: “Monolithic 3D IC design: power, performance, and area impact at 7 nm,” 17th International Symposium on Quality Electronic Design (ISQED) (2016) 41 (DOI: 10.1109/ISQED.2016.7479174).
CrossRef
[12] Z. Cheng, et al.: “How to report and benchmark emerging field-effect transistors,” Nat. Electron. 5 (2022) 416 (DOI: 10.1038/s41928-022-00798-8).
CrossRef
[13] Q. Cao: “Carbon nanotube transistor technology for More-Moore scaling,” Nano Res. 14 (2021) 3051 (DOI: 10.1007/s12274-021-3459-z).
CrossRef
[14] G. Hills, et al.: “Understanding energy efficiency benefits of carbon nanotube field-effect transistors for digital VLSI,” IEEE Trans. Nanotechnol. 17 (2018) 1259 (DOI: 10.1109/TNANO.2018.2871841).
CrossRef
[15] V. Moroz, et al.: “Logic block level design-technology co-optimization is the new Moore’s law,” IEEE Electron Devices Technology & Manufacturing Conference (EDTM) (2020) 1 (DOI: 10.1109/EDTM47692.2020.9118018).
CrossRef
[16] B. Zhai, et al., “Energy-efficient subthreshold processor design,” IEEE Trans. Very Large Scale Integr. (VLSI) Syst., 17 (2009) 1127 (DOI: 10.1109/TVLSI.2008.2007564).
CrossRef
[17] W. Huang, et al.: “Scaling with design constraints: predicting the future of big chips,” IEEE Micro 31 (2011) 16 (DOI: 10.1109/MM.2011.42).
CrossRef
[18] Lan Wei, et al.: “Performance benchmarks for Si, III-V, TFET, and carbon nanotube FET - re-thinking the technology assessment methodology for complementary logic applications,” 2010 International Electron Devices Meeting (2010) 16.2.1 (DOI: 10.1109/IEDM.2010.5703373).
CrossRef
[19] K. Jeong, et al.: “Methodology from chaos in IC implementation,” Proc. ISQED (2010) 885 (DOI: 10.1109/ISQED.2010.5450475).
CrossRef
[20] A.B. Kahng, et al.: “New directions for learning-based IC design tools and methodologies,” IEEE Design Automation Conference (2018) 405 (DOI: 10.1109/ASPDAC.2018.8297357).
CrossRef
[21] A.B. Kahng: “New game, new goal posts: a recent history of timing closure,” Design Automation Conference (2015) 4:1 (DOI: 10.1145/2744769.2747937).
CrossRef
[22] A.B. Kahng and G. Smith: “A new design cost model for the 2001 ITRS,” IEEE International Symposium on Quality Electronic Design (2002) 190 (DOI: 10.1109/ISQED.2002.996728).
CrossRef
[23] G. Smith: “Updates of the ITRS design cost and power models,” IEEE International Conference on Computer Design (2014) 161 (DOI: 10.1109/ICCD.2014.6974676).
CrossRef
[24] D. Yakimets, et al.: “Power aware FinFET and lateral nanosheet FET targeting for 3 nm CMOS technology,” 2017 IEEE International Electron Devices Meeting (IEDM) (2017) (DOI: 10.1109/IEDM.2017.8268429).
CrossRef
[25] K. von Arnim, et al.: “An effective switching current methodology to predict the performance of complex digital circuits,” IEEE International Electron Devices Meeting (2007) 483 (DOI: 10.1109/IEDM.2007.4418979).
CrossRef
[26] M.H. Na, et al.: “The effective drive current in CMOS inverters,” Digest. International Electron Devices Meeting (2002) 121 (DOI: 10.1109/IEDM.2002.1175793).
CrossRef
[27] L. Wei, et al.: “Technology assessment methodology for complementary logic applications based on energy-delay optimization,” IEEE Trans. Electron Devices 58 (2011) 2430 (DOI: 10.1109/TED.2011.2157349).
CrossRef
[28] G. Ning and C. Cong: “A frequency stabilization circuit for the voltage controlled ring oscillator,” IEEE International Conference on ASIC (2008) 333 (DOI: 10.1109/ICASIC.2007.4415634).
CrossRef
[29] X. Zhang and A.B. Apsel: “A low-power, process-and-temperature-compensated ring oscillator with addition-based current source,” IEEE Trans. Circuits Syst. I, Reg. Papers 58 (2011) 868 (DOI: 10.1109/TCSI.2010.2092110).
CrossRef
[30] K. Sundaresan, et al.: “Process and temperature compensation in a 7-MHz CMOS clock oscillator,” IEEE J. Solid-State Circuits 41 (2006) 433 (DOI: 10.1109/JSSC.2005.863149).
CrossRef
[31] J. Tang and F. Tang: “Temperature and process independent ring-oscillator using compact compensation technic,” 2010 International Conference on Anti-Counterfeiting, Security and Identification 37 (2010) 49 (DOI: 10.1109/ICASID.2010.5551842).
CrossRef
[32] S. Maheshwari, et al.: “Logical effort based power-delay-product optimization,” International Conference on Advances in Computing, Communications and Informatics (ICACCI) (2014) 565 (DOI: 10.1109/ICACCI.2014.6968530).
CrossRef
[33] V.R. Nandyala and K.K. Mahapatra: “A circuit technique for leakage power reduction in CMOS VLSI circuit,” IEEE VLSI-SATA (2016) 1 (DOI: 10.1109/VLSI-SATA.2016.7593044).
CrossRef
Pengarang
Minghui Yin
Institute of Microelectronics of the Chinese Academy of Sciences
University of Chinese Academy of sciences
State Key Lab of Fabrication Technologies for Integrated Circuits
Zhiqiang Li
Institute of Microelectronics of the Chinese Academy of Sciences
University of Chinese Academy of sciences
State Key Lab of Fabrication Technologies for Integrated Circuits
Weihua Zhang
Institute of Microelectronics of the Chinese Academy of Sciences
University of Chinese Academy of sciences
State Key Lab of Fabrication Technologies for Integrated Circuits
Hongwei Liu
Institute of Microelectronics of the Chinese Academy of Sciences
University of Chinese Academy of sciences
State Key Lab of Fabrication Technologies for Integrated Circuits
Huanhuan Zhou
Institute of Microelectronics of the Chinese Academy of Sciences
State Key Lab of Fabrication Technologies for Integrated Circuits
Yunxia You
Institute of Microelectronics of the Chinese Academy of Sciences
State Key Lab of Fabrication Technologies for Integrated Circuits
Chen Wang
Institute of Microelectronics of the Chinese Academy of Sciences
State Key Lab of Fabrication Technologies for Integrated Circuits