Fungsi carian sedang dalam pembinaan.
Fungsi carian sedang dalam pembinaan.

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
Copyrights notice

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. Copyrights notice

A Hierarchical Timing Adjuster Featuring Intermittent Measurement for Use in Low-Power DDR SDRAMs Pelaras Masa Hierarki yang Menampilkan Pengukuran Berselang-seli untuk Penggunaan dalam SDRAM DDR Kuasa Rendah

Satoru HANZAWA, Hiromasa NODA, Takeshi SAKATA, Osamu NAGASHIMA, Sadayuki MORITA, Masanori ISODA, Michiyo SUZUKI, Sadayuki OHKUMA, Kyoko MURAKAMI

  • pandangan teks lengkap

    0

  • Petikan Ini

Ringkasan:

Pelaras masa hierarki yang beroperasi dengan pelarasan sekejap telah dibangunkan untuk digunakan dalam DDR SDRAM berkuasa rendah. Pelarasan sekejap-sekejap mengurangkan penggunaan kuasa dalam kedua-dua litar kelewatan kasar dan halus. Tambahan pula, penalaan halus terkawal kelewatan bebas daripada arus litar pintas dan mencapai resolusi kira-kira 0.1 ns. Dalam reka bentuk dengan teknologi nod 0.16-µm, teknik ini menjadikan pelaras pemasaan hierarki dapat mengurangkan arus operasi kepada 4.8 mA, iaitu 20% untuk nilai dalam skema konvensional dengan pengukuran setiap kitaran. Pelaras pemasaan yang dicadangkan mencapai kunci masuk tiga kitaran dan hanya menjana nadi jam dalaman yang mempunyai resolusi kasar dalam kitaran kedua. Litar ini beroperasi dalam julat dari 60 hingga 150 MHz, dan menduduki 0.29 mm2.

Jawatankuasa
IEICE TRANSACTIONS on Electronics Vol.E85-C No.8 pp.1625-1633
Tarikh penerbitan
2002/08/01
Diumumkan
ISSN dalam talian
DOI
Jenis Manuskrip
PAPER
kategori
Optoelektronik

Pengarang

Kata kunci

Contents [show]