Fungsi carian sedang dalam pembinaan.
Fungsi carian sedang dalam pembinaan.

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
Copyrights notice

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. Copyrights notice

Local Memory Mapping of Multicore Processors on an Automatic Parallelizing Compiler Pemetaan Memori Tempatan Pemproses Berbilang Teras pada Penyusun Paralel Automatik

Yoshitake OKI, Yuto ABE, Kazuki YAMAMOTO, Kohei YAMAMOTO, Tomoya SHIRAKAWA, Akimasa YOSHIDA, Keiji KIMURA, Hironori KASAHARA

  • pandangan teks lengkap

    0

  • Petikan Ini

Ringkasan:

Penggunaan memori tempatan daripada sistem terbenam masa nyata kepada sistem prestasi tinggi dengan pemproses berbilang teras telah menjadi faktor penting untuk memenuhi kekangan tarikh akhir yang sukar. Walau bagaimanapun, cabaran terletak pada bidang mengurus hierarki memori dengan cekap, seperti menguraikan data besar kepada blok kecil untuk dimuatkan ke memori tempatan dan memindahkan blok untuk digunakan semula dan diganti. Untuk menangani isu ini, kertas kerja ini membentangkan kaedah pengoptimuman pengkompil yang mengurus memori tempatan pemproses berbilang teras secara automatik. Kaedah memilih dan memetakan data berbilang dimensi ke blok memori yang ditentukan oleh perisian yang dipanggil Blok Boleh Laras. Blok ini boleh dibahagikan secara hierarki dengan pelbagai saiz yang ditakrifkan oleh ciri aplikasi input. Selain itu, kaedah ini memperkenalkan struktur pemetaan yang dipanggil Tatasusunan Templat untuk mengekalkan indeks data berbilang dimensi terurai. Kerja yang dicadangkan dilaksanakan pada pengkompil selari automatik OSCAR dan penilaian dilakukan pada pemproses 2-teras Renesas RP8. Hasil percubaan daripada Penanda Aras Selari NAS, penanda aras SPEC dan aplikasi multimedia menunjukkan keberkesanan kaedah, memperoleh kelajuan maksimum 20.44 dengan 8 teras menggunakan memori tempatan daripada versi urutan teras tunggal yang menggunakan memori luar cip.

Jawatankuasa
IEICE TRANSACTIONS on Electronics Vol.E103-C No.3 pp.98-109
Tarikh penerbitan
2020/03/01
Diumumkan
ISSN dalam talian
1745-1353
DOI
10.1587/transele.2019LHP0010
Jenis Manuskrip
Special Section PAPER (Special Section on Low-Power and High-Speed Chips)
kategori

Pengarang

Yoshitake OKI
  Waseda University
Yuto ABE
  Waseda University
Kazuki YAMAMOTO
  Waseda University
Kohei YAMAMOTO
  Waseda University
Tomoya SHIRAKAWA
  Waseda University
Akimasa YOSHIDA
  Meiji University
Keiji KIMURA
  Waseda University
Hironori KASAHARA
  Waseda University

Kata kunci

Contents [show]