Fungsi carian sedang dalam pembinaan.
Fungsi carian sedang dalam pembinaan.

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
Copyrights notice

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. Copyrights notice

A Routability Driven Technology Mapping Algorithm for LUT Based FPGA Designs Algoritma Pemetaan Teknologi Didorong Kebolehhalaan untuk Reka Bentuk FPGA Berasaskan LUT

Chi-Chou KAO, Yen-Tai LAI

  • pandangan teks lengkap

    0

  • Petikan Ini

Ringkasan:

Makalah ini membentangkan algoritma pemetaan teknologi CAD untuk FPGA berasaskan LUT. Memandangkan interkoneksi dalam FPGA mesti dicapai dengan sumber penghalaan yang terhad, kebolehhalaan adalah objektif paling penting dalam algoritma pemetaan teknologi. Untuk mengoptimumkan kebolehhalaan, matlamat algoritma ialah penghasilan reka bentuk dengan sambungan minimum. Algoritma Min-cut pertama kali digunakan untuk membahagikan graf yang mewakili rangkaian Boolean ke dalam kelompok supaya jumlah bilangan interkoneksi antara kelompok adalah minimum. Untuk mengurangkan lagi bilangan interkoneksi yang diperlukan, kluster kemudiannya digabungkan menjadi kluster yang lebih besar melalui teknik berpasangan. Algoritma ini telah diuji pada litar penanda aras MCNC. Berbanding dengan algoritma pemetaan FPGA berasaskan LUT yang lain, algoritma menghasilkan ciri kebolehhalaan yang lebih baik.

Jawatankuasa
IEICE TRANSACTIONS on Fundamentals Vol.E84-A No.11 pp.2690-2696
Tarikh penerbitan
2001/11/01
Diumumkan
ISSN dalam talian
DOI
Jenis Manuskrip
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
kategori
Sistesis FPGA

Pengarang

Kata kunci

Contents [show]