Fungsi carian sedang dalam pembinaan.
Fungsi carian sedang dalam pembinaan.

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
Copyrights notice

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. Copyrights notice

Optimization of Test Accesses with a Combined BIST and External Test Scheme Pengoptimuman Akses Ujian dengan Gabungan BIST dan Skim Ujian Luaran

Makoto SUGIHARA, Hiroto YASUURA

  • pandangan teks lengkap

    0

  • Petikan Ini

Ringkasan:

Pin luaran untuk ujian adalah sumber perkakasan yang berharga kerana nombor ini sangat terhad. Teras diuji melalui mekanisme akses ujian (TAM) seperti seni bina bas ujian. Apabila teras diuji melalui bas ujian yang mempunyai lebar bit yang tetap, rangsangan ujian dan tindak balas ujian untuk teras tertentu perlu diangkut melalui bas ujian ini. Teras mungkin memerlukan lebih lebar untuk input dan output daripada bas ujian, dan oleh itu, untuk beberapa bahagian ujian, TAM adalah melahu; ini adalah penggunaan TAM yang membazir. Dalam makalah ini, kaedah pengoptimuman akses ujian dengan gabungan BIST dan skim ujian luaran (CBET) dicadangkan untuk menghapuskan penggunaan bas ujian yang membazir. Kaedah ini boleh meminimumkan masa ujian dan menghapuskan penggunaan boros pin luaran dengan mempertimbangkan pertukaran antara masa ujian dan bilangan pin luaran. Idea kami terdiri daripada dua bahagian. Satu adalah untuk menentukan kumpulan optimum, setiap satunya terdiri daripada teras, untuk berkongsi mekanisme untuk ujian luaran secara serentak. Yang lain adalah untuk menentukan lebar jalur optimum input dan output luaran untuk ujian luaran. Idea kami pada asasnya dirumuskan untuk tujuan menghapuskan penggunaan pin luaran yang membazir. Kami menjadikan bahagian ujian luaran berada di bawah lebar jalur penuh pin luaran dengan mempertimbangkan pertukaran antara masa ujian dan bilangan pin luaran. Ini dicapai hanya dengan skim CBET kerana ia membenarkan set ujian untuk kedua-dua BIST dan ujian luaran menjadi anjal. Mengambil seni bina bas ujian sebagai contoh, rumusan untuk pengoptimuman akses ujian dan keputusan percubaan ditunjukkan. Keputusan eksperimen mendedahkan bahawa pengoptimuman kami boleh mencapai pengurangan 51.9% dalam masa ujian penjadualan ujian konvensional dan cadangan kami disahkan berkesan dalam mengurangkan masa ujian sistem-pada-cip.

Jawatankuasa
IEICE TRANSACTIONS on Fundamentals Vol.E84-A No.11 pp.2731-2738
Tarikh penerbitan
2001/11/01
Diumumkan
ISSN dalam talian
DOI
Jenis Manuskrip
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
kategori
ujian

Pengarang

Kata kunci

Contents [show]