Fungsi carian sedang dalam pembinaan.
Fungsi carian sedang dalam pembinaan.

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
Copyrights notice

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. Copyrights notice

High-Level Test Generation for Asynchronous Circuits from Signal Transition Graph Penjanaan Ujian Tahap Tinggi untuk Litar Asynchronous daripada Graf Peralihan Isyarat

Eunjung OH, Soo-Hyun KIM, Dong-Ik LEE, Ho-Yong CHOI

  • pandangan teks lengkap

    0

  • Petikan Ini

Ringkasan:

Dalam kertas ini, kami telah mencadangkan kaedah penjanaan ujian peringkat tinggi yang cekap untuk litar tak segerak. Penjanaan ujian adalah berdasarkan tahap spesifikasi, terutamanya pada Graf Peralihan Isyarat (STG), yang merupakan sejenis kaedah spesifikasi untuk litar tak segerak. Kami mentakrifkan model kerosakan peringkat tinggi, yang dipanggil model Kesalahan Peralihan Negeri (STF) tunggal pada STG. Corak ujian untuk STF dijana berdasarkan Graf Keadaan Stabil (SSG), yang boleh diperoleh daripada STG secara langsung. Ruang keadaan yang diterokai dalam penjanaan ujian sangat berkurangan dan oleh itu kos penjanaan ujian adalah kecil dari segi masa pelaksanaan. Untuk meningkatkan liputan kerosakan pada peringkat pintu, kami juga telah mencadangkan model STF (ESTF) lanjutan dengan maklumat peringkat pintu tambahan. Keputusan eksperimen menunjukkan bahawa ujian yang dijana untuk STF mencapai liputan kerosakan yang tinggi dengan kos yang rendah untuk kerosakan terperangkap tunggal bagi litar aras get tersintesis yang sepadan. Ujian yang dijana untuk ESTF mencapai liputan kerosakan yang lebih tinggi dengan penanda aras yang sama dalam kos masa pelaksanaan yang lebih lama. Selanjutnya, kami juga telah mencadangkan penjanaan ujian 3 fasa berdasarkan kaedah yang dicadangkan di atas. Penjanaan ujian yang berkesan dilaksanakan oleh 3 fasa: 1) penjanaan ujian untuk STF, 2) penjanaan ujian untuk ESTF, dan 3) penjanaan ujian menggunakan kaedah lintasan mesin produk tak segerak. Keputusan eksperimen juga menunjukkan bahawa penjanaan ujian 3 fasa yang dicadangkan mencapai liputan kerosakan yang lebih tinggi dalam kos masa pelaksanaan yang lebih lama.

Jawatankuasa
IEICE TRANSACTIONS on Fundamentals Vol.E85-A No.12 pp.2674-2683
Tarikh penerbitan
2002/12/01
Diumumkan
ISSN dalam talian
DOI
Jenis Manuskrip
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
kategori
Penjanaan Ujian

Pengarang

Kata kunci

Contents [show]