Fungsi carian sedang dalam pembinaan.
Fungsi carian sedang dalam pembinaan.

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
Copyrights notice

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. Copyrights notice

Finite Input-Memory Automaton Based Checker Synthesis of SystemVerilog Assertions for FPGA Prototyping Sintesis Pemeriksa Berasaskan Automaton Input-Memori Terhingga bagi Penegasan SystemVerilog untuk Prototaip FPGA

Chengjie ZANG, Shinji KIMURA

  • pandangan teks lengkap

    0

  • Petikan Ini

Ringkasan:

Sintesis pemeriksa untuk pengesahan berasaskan penegasan menjadi popular kerana kemajuan terkini dalam persekitaran prototaip FPGA. Dalam kertas kerja, kami mencadangkan kaedah sintesis pemeriksa berdasarkan automatik memori input terhingga yang sesuai untuk modul RAM terbenam dalam FPGA. Terdapat lebih daripada 1 Mbit ingatan dalam FPGA bersaiz sederhana dan sel memori terbenam sedemikian mempunyai keupayaan untuk digunakan sebagai daftar anjakan. Idea utama adalah untuk membina litar penyemak menggunakan automata memori input terhingga dan melaksanakan rantai daftar anjakan oleh elemen logik atau modul RAM terbenam. Apabila menggunakan modul RAM, kaedah ini tidak menggunakan sebarang elemen logik untuk menyimpan nilai. Ambil perhatian bahawa rantaian daftar anjakan memori input boleh dikongsi dengan penegasan yang berbeza dan kami boleh mengurangkan sumber perkakasan dengan ketara. Kami telah menyemak keberkesanan kaedah yang dicadangkan menggunakan beberapa penegasan.

Jawatankuasa
IEICE TRANSACTIONS on Fundamentals Vol.E92-A No.6 pp.1454-1463
Tarikh penerbitan
2009/06/01
Diumumkan
ISSN dalam talian
1745-1337
DOI
10.1587/transfun.E92.A.1454
Jenis Manuskrip
PAPER
kategori
Teknologi Reka Bentuk VLSI dan CAD

Pengarang

Kata kunci

Contents [show]