Fungsi carian sedang dalam pembinaan.
Fungsi carian sedang dalam pembinaan.

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
Copyrights notice

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. Copyrights notice

A Low Power and High Throughput Self Synchronous FPGA Using 65 nm CMOS with Throughput Optimization by Pipeline Alignment FPGA Segerak Sendiri Kuasa Rendah dan Throughput Tinggi Menggunakan CMOS 65 nm dengan Pengoptimuman Throughput melalui Penjajaran Saluran Paip

Benjamin STEFAN DEVLIN, Toru NAKURA, Makoto IKEDA, Kunihiro ASADA

  • pandangan teks lengkap

    0

  • Petikan Ini

Ringkasan:

Kami memperincikan tatasusunan get boleh atur cara medan segerak sendiri (SSFPGA) dengan seni bina dwi-saluran paip (DP) untuk menyembunyikan masa pra-cas untuk logik dinamik, dan pengoptimuman daya pemprosesannya dengan menggunakan penjajaran saluran paip yang dilaksanakan pada litar penanda aras. LUT segerak sendiri (SSLUT) terdiri daripada tiga struktur jenis pokok input dengan 8 bit SRAM untuk pengaturcaraan. Kotak suis segerak sendiri (SSSB) terdiri daripada kedua-dua transistor pas dan penampan kepada isyarat laluan, dengan 12 bit SRAM. Satu blok biasa dengan satu SSLUT dan satu SSSB menduduki 2.2 Mλ2 kawasan dengan 35 bit SRAM, dan prototaip SSFPGA dengan 3430 (1020) blok direka dan direka menggunakan CMOS 65 nm. Keputusan yang diukur menunjukkan pada operasi 1.2 V 430 MHz dan 647 MHz untuk penambah pembawa riak 3 bit, tanpa dan dengan pengoptimuman pemprosesan, masing-masing. Kami mendapati bahawa menggunakan teknik penjajaran saluran paip yang dicadangkan, kami boleh melaksanakan pada daya pemprosesan maksimum 647 MHz dalam pelbagai penanda aras pada SSFPGA. Kami menunjukkan sehingga 56.1 kali peningkatan daya pengeluaran dengan teknik penjajaran saluran paip kami. Penjajaran saluran paip dijalankan dalam bilangan elemen logik dalam tatasusunan dan penampan saluran paip dalam matriks pensuisan.

Jawatankuasa
IEICE TRANSACTIONS on Fundamentals Vol.E93-A No.7 pp.1319-1328
Tarikh penerbitan
2010/07/01
Diumumkan
ISSN dalam talian
1745-1337
DOI
10.1587/transfun.E93.A.1319
Jenis Manuskrip
PAPER
kategori
Teknologi Reka Bentuk VLSI dan CAD

Pengarang

Kata kunci

Contents [show]