Fungsi carian sedang dalam pembinaan.
Fungsi carian sedang dalam pembinaan.

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
Copyrights notice

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. Copyrights notice

On Clock-Based Fault Analysis Attack for an AES Hardware Using RSL Mengenai Serangan Analisis Kerosakan Berdasarkan Jam untuk Perkakasan AES Menggunakan RSL

Kazuo SAKIYAMA, Kazuo OHTA

  • pandangan teks lengkap

    0

  • Petikan Ini

Ringkasan:

Sebagai salah satu langkah balas peringkat logik terhadap serangan DPA (Analisis Kuasa Berbeza), Random Switching Logic (RSL) telah dicadangkan oleh Suzuki, Saeki dan Ichikawa pada tahun 2004 . Teknik RSL telah digunakan pada perkakasan AES dan cip prototaip telah dilaksanakan dengan perpustakaan CMOS standard 0.13-µm untuk menilai rintangan DPA . Walaupun tujuan utama menggunakan RSL adalah untuk menentang serangan DPA, hasil percubaan kami Analisis Kerosakan berasaskan Jam (CFA) menunjukkan bahawa seseorang boleh mendedahkan maklumat rahsia daripada cip prototaip. Kertas kerja ini menerangkan mekanisme serangan CFA dan membincangkan sebab kejayaan serangan terhadap pelaksanaan prototaip AES dengan RSL (RSL-AES). Tambahan pula, kami mempertimbangkan pelaksanaan RSL-AES yang ideal yang menentang serangan CFA.

Jawatankuasa
IEICE TRANSACTIONS on Fundamentals Vol.E93-A No.1 pp.172-179
Tarikh penerbitan
2010/01/01
Diumumkan
ISSN dalam talian
1745-1337
DOI
10.1587/transfun.E93.A.172
Jenis Manuskrip
Special Section PAPER (Special Section on Cryptography and Information Security)
kategori
Kriptanalisis

Pengarang

Kata kunci

Contents [show]