Fungsi carian sedang dalam pembinaan.
Fungsi carian sedang dalam pembinaan.

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
Copyrights notice

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. Copyrights notice

Reduction of the Target Fault List and Fault Simulation Method for Crosstalk Faults in Clock-Delayed Domino Circuits Pengurangan Senarai Kerosakan Sasaran dan Kaedah Simulasi Kerosakan untuk Kerosakan Crosstalk dalam Litar Domino Tertunda Jam

Kazuya SHIMIZU, Takanori SHIRAI, Masaya TAKAMURA, Noriyoshi ITAZAKI, Kozo KINOSHITA

  • pandangan teks lengkap

    0

  • Petikan Ini

Ringkasan:

Dalam beberapa tahun kebelakangan ini, logik domino telah mendapat banyak perhatian sebagai teknik reka bentuk litar berkelajuan tinggi. Walau bagaimanapun, dalam kes logik domino standard, hanya fungsi bukan penyongsangan dibenarkan. Kemudian, logik domino clock-delayed (CD) yang menyediakan sebarang fungsi logik dicadangkan untuk mengatasi kelemahan domino tersebut. Selain itu, litar domino lebih sensitif kepada bunyi litar berbanding litar CMOS statik. Khususnya, crosstalk menyebabkan masalah kritikal. Oleh itu, kami menumpukan perhatian kami pada kesilapan crosstalk dalam litar domino CD. Walau bagaimanapun, dalam litar domino CD, terdapat ralat yang tidak menyebarkan nilai yang rosak kepada mana-mana output utama walaupun denyutan crosstalk dijana. Kemudian, kami mengalih keluar ralat tersebut daripada senarai ralat sasaran dengan mempertimbangkan struktur litar domino CD, dan melakukan simulasi ralat untuk senarai ralat sasaran yang dikurangkan menggunakan dua jenis kaedah simulasi ralat bersama-sama. Kami menyedari litar domino CD dalam VHDL dan melaksanakan simulasi kerosakan yang dicadangkan untuk bahagian gabungan beberapa litar penanda aras ISCAS'89 pada simulator VHDL. Liputan kesalahan untuk vektor rawak diperolehi untuk s27 hingga s1494 di bawah had masa simulasi.

Jawatankuasa
IEICE TRANSACTIONS on Information Vol.E85-D No.10 pp.1526-1533
Tarikh penerbitan
2002/10/01
Diumumkan
ISSN dalam talian
DOI
Jenis Manuskrip
Special Section PAPER (Special Issue on Test and Verification of VLSI)
kategori
Ujian dan Diagnosis untuk Kesilapan Masa

Pengarang

Kata kunci

Contents [show]