Fungsi carian sedang dalam pembinaan.
Fungsi carian sedang dalam pembinaan.

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
Copyrights notice

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. Copyrights notice

Daisy-Chained Systolic Array and Reconfigurable Memory Space for Narrow Memory Bandwidth Tatasusunan Sistolik Berantai Daisy dan Ruang Memori Boleh Dikonfigurasikan Semula untuk Lebar Jalur Memori Sempit

Jun IWAMOTO, Yuma KIKUTANI, Renyuan ZHANG, Yasuhiko NAKASHIMA

  • pandangan teks lengkap

    0

  • Petikan Ini

Ringkasan:

Anjakan paradigma ke arah infrastruktur pengkomputeran tepi yang mengutamakan jejak kecil dan prestasi berskala/mudah dianggarkan semakin meningkat. Dalam kertas kerja ini, kami mencadangkan perkara berikut untuk meningkatkan jejak dan skalabiliti tatasusunan sistolik: (1) multithreading lajur untuk mengurangkan bilangan unit fizikal dan mengekalkan prestasi walaupun untuk pengumpulan titik terapung belakang-ke-belakang; (2) bas AXI peer-to-peer berlatarkan untuk struktur berbilang cip boleh skala dan bas memori tempatan selari intra-cip untuk kependaman rendah; (3) kawalan gelung berbilang peringkat dalam mana-mana unit untuk mengurangkan overhed permulaan dan peralihan operasi penyesuaian untuk penggunaan semula kenangan tempatan yang cekap. Kami mereka bentuk tatasusunan sistolik dengan konfigurasi baris tunggal × 64 dengan Verilog HDL, menilai kekerapan dan prestasi pada FPGA yang dilampirkan pada sistem ZYNQ sebagai peranti hamba AXI, dan menilai kawasan dengan perpustakaan TSMC 28nm dan penjana memori dan mengenal pasti perkara berikut: (1) kelajuan pelaksanaan pendaraban matriks/operasi lilitan/pengekstrakan kedalaman medan cahaya, yang saiznya lebih besar daripada kapasiti memori tempatan, ialah 6.3× / 9.2× / 6.6× berbanding dengan yang serupa tatasusunan sistolik (EMAX); (2) anggaran kelajuan dengan konfigurasi 4-cip ialah 19.6× / 16.0× / 8.5×; (3) saiz cip tunggal ialah 8.4 mm2 (0.31× EMAX) dan prestasi asas setiap kawasan ialah 2.4×.

Jawatankuasa
IEICE TRANSACTIONS on Information Vol.E103-D No.3 pp.578-589
Tarikh penerbitan
2020/03/01
Diumumkan
2019/12/06
ISSN dalam talian
1745-1361
DOI
10.1587/transinf.2019EDP7144
Jenis Manuskrip
PAPER
kategori
Sistem komputer

Pengarang

Jun IWAMOTO
  Nara Institute of Science and Technology
Yuma KIKUTANI
  Nara Institute of Science and Technology
Renyuan ZHANG
  Nara Institute of Science and Technology
Yasuhiko NAKASHIMA
  Nara Institute of Science and Technology

Kata kunci

Contents [show]