Fungsi carian sedang dalam pembinaan.
Fungsi carian sedang dalam pembinaan.

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
Copyrights notice

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. Copyrights notice

FPGA-Based Annealing Processor with Time-Division Multiplexing Pemproses Penyepuhlindapan Berasaskan FPGA dengan Pemultipleksan Pembahagian Masa

Kasho YAMAMOTO, Masayuki IKEBE, Tetsuya ASAI, Masato MOTOMURA, Shinya TAKAMAEDA-YAMAZAKI

  • pandangan teks lengkap

    0

  • Petikan Ini

Ringkasan:

Pemproses penyepuhlindapan berdasarkan model Ising adalah calon yang luar biasa untuk masalah pengoptimuman gabungan dan ia lebih unggul daripada komputer von Neumann umum. Pelaksanaan berasaskan CMOS pemproses penyepuhlindapan adalah cekap dan boleh dilaksanakan berdasarkan teknologi semikonduktor semasa. Walau bagaimanapun, masalah kritikal dengan pemproses penyepuhlindapan kekal. Terdapat sedikit putaran simulasi dan ketidakfleksibelan dari segi topologi graf yang boleh dilaksanakan disebabkan oleh kekangan perkakasan. Pendekatan terdahulu untuk mengatasi masalah ini adalah dengan meniru graf rumit pada tatasusunan putaran yang mudah dan berketumpatan tinggi dengan apa yang dipanggil pembenaman kecil, kaedah pendua putaran berdasarkan teori graf. Apabila graf rumit dibenamkan pada perkakasan sedemikian, banyak putaran digunakan untuk mewakili putaran darjah tinggi dengan menggabungkan berbilang putaran darjah rendah. Selain bilangan putaran, kualiti penyelesaian berkurangan akibat sambungan kukuh tiruan antara putaran pendua. Oleh itu, pendekatan tidak dapat menangani masalah praktikal berskala besar. Makalah ini mencadangkan seni bina perkakasan yang fleksibel dan berskala dengan pemultipleksan pembahagian masa untuk putaran besar-besaran dan topologi darjah tinggi. Graf sasaran dipisahkan dan dipetakan pada berbilang satah maya, dan setiap satah tertakluk kepada simulasi berjalin dengan pemprosesan pembahagian masa. Oleh itu, tingkah laku putaran darjah tinggi dicontohi dengan cekap dari semasa ke semasa, supaya tiada sambungan kukuh tiruan diperlukan, dan kualiti penyelesaian dipertingkatkan dengan sewajarnya. Kami melaksanakan reka bentuk perkakasan prototaip untuk FPGA, dan kami menilai kaedah yang dicadangkan dalam simulator pemproses penyepuhlindapan berasaskan perisian. Keputusan menunjukkan bahawa kaedah itu meningkatkan putaran yang boleh digunakan. Di samping itu, seni bina pemultipleksan pembahagian masa kami meningkatkan kualiti penyelesaian dan masa penumpuan dengan penggunaan sumber yang munasabah.

Jawatankuasa
IEICE TRANSACTIONS on Information Vol.E102-D No.12 pp.2295-2305
Tarikh penerbitan
2019/12/01
Diumumkan
2019/09/20
ISSN dalam talian
1745-1361
DOI
10.1587/transinf.2019PAP0002
Jenis Manuskrip
Special Section PAPER (Special Section on Parallel and Distributed Computing and Networking)
kategori
Sistem komputer

Pengarang

Kasho YAMAMOTO
  Hokkaido University
Masayuki IKEBE
  Hokkaido University
Tetsuya ASAI
  Hokkaido University
Masato MOTOMURA
  Tokyo Institute of Technology
Shinya TAKAMAEDA-YAMAZAKI
  The University of Tokyo,JST PRESTO

Kata kunci

Contents [show]